Sitzung: Jeden Freitag in der Vorlesungszeit ab 16 Uhr c. t. im MAR 0.005. In der vorlesungsfreien Zeit unregelmäßig (Jemensch da?). Macht mit!

Logischer Entwurf digitaler Systeme: Unterschied zwischen den Versionen

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Achja, die Klausur wird über beide Semester geschrieben und man hat drei Stunden Zeit sich an alles wieder zu erinnern. Ohne Hilfsmittel, versteht sich!
 
Achja, die Klausur wird über beide Semester geschrieben und man hat drei Stunden Zeit sich an alles wieder zu erinnern. Ohne Hilfsmittel, versteht sich!
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Version vom 11. Oktober 2005, 13:10 Uhr

Wissenswertes

Inhalt

  • Boolesche Algebra, Automaten und Algorithmen
  • Schaltnetze, Schaltketten
  • Asynchron-/Synchronschaltwerke
  • Prozessoren, Spezialrechner, Universalrechner

Eindrücke

Die Grundlagen der booleschen Algebra und KV Minimierung (schon bekannt aus Informatik 1) leiten diese Veranstaltung ein und bilden die Basis für den Entwurf von asynchrongen/synchronen Schaltwerken.

Der erste Teil (im WS) beschäftigt sich mit dem Entwurf ungetakteter Schaltnetze und der Behebung von Fehlern, die beim Entwurf entstehen können. Im SS werden dann ausschliesslich getaktete Schaltwerke betrachtet. Die Darstellung der Logik erfolgt über Transistorschalt-, Logikschalt-, Registertransfer- bis zur Systemarchitekturebene. Die Beispiele und Aufgaben stammen aus dem Rechnerbau und vermitteln einen guten Einblick in die Thematik.

Die Übungen finden in kleineren Gruppen statt. Ein Skript gibt es vor der Veranstaltung zu kaufen. Weiterhin gibt es das entsprechende Buch zu kaufen. Skript und Buch sind sehr ähnlich und es bleibt jedem selbst überlassen sich für einen Stapel Kopien oder das schicke Einband aus dem Springer Verlag zu entscheiden. In Kopien fällt es einem leichter etwas reinzukritzeln!

Achja, die Klausur wird über beide Semester geschrieben und man hat drei Stunden Zeit sich an alles wieder zu erinnern. Ohne Hilfsmittel, versteht sich!